μ微架构实验室 ARCHITECTURE LAB
浏览器本地运行v0.3
RISC-V / INTERACTIVE WORKBENCH

看见乱序,理解每一拍。.

同一段程序,不同的机器。探索指令背后的依赖、并行与等待。

机器模型
CURRENT CYCLE00周期
0 / 0

指令执行

机器内部

与当前周期同步
本周期事件
PROGRAM EDITOR

编辑 RISC-V 程序

使用 x0–x31 或 ABI 寄存器名。支持标签、整数运算、乘除、LW / SW 与条件分支。

FUNCTION UNIT GROUP

配置 FU 资源组

INSTRUCTION LATENCY

逐条设置指令延迟

单位为周期(拍)。留空表示沿用所属 FU 的默认延迟;单独设置后,即使多条指令共享 FU,也可以有不同延迟。NOP、MV、LI 使用 ADDI 的延迟。

LW / SW:只设置地址计算延迟LW:地址计算 + 内存读取,读取完成后参与结果写回。
SW:地址和数据写入 Store Buffer 时即执行完成,不经过结果写回;随后由 Buffer 在后台写内存。内存读取与后台写入都使用全局“内存访问延迟”。
MODEL CONTRACT

当前机器如何工作